ファーウェイ、時間軸を最適化する「Tau Scaling Law」を発表
上海で26日、ファーウェイは主要な業界会議で新たなチップ設計手法『Tau Scaling Law（タウ・スケーリング則）』を公表し、ムーアの法則が直面する限界を受けて半導体の進化に対する新たな指針を提示しました。
長年、トランジスタ密度が18〜24か月で倍増するとされたムーアの法則に基づく従来の幾何学的スケーリングは物理的および経済的な制約により鈍化していることを背景に、ファーウェイはチップ設計の焦点をトランジスタの微細化から時間の短縮へと移す方針を示しました。
進行中の2026年IEEE国際回路およびシステムシンポジウムの基調講演で、ファーウェイ半導体事業部門の責任者He Tingboは、物理学で時間定数を表すタウ（τ）にちなむこの手法が電子システム全体の信号遅延を体系的に削減することを目指しており、個々のトランジスタの物理的サイズではなくタスクの完了時間を最適化目標とする点を強調しました。
同社はLogicFoldingと呼ぶ具体的手法を用いて回路レイアウトを再編成し、電気信号が移動する物理的経路を短くすることで抵抗と静電容量を低減し、結果的に性能とトランジスタ密度の双方を向上させると説明し、こうした原則を個々のデバイスからコンピューティングシステム全体に至る複数のレベルで適用してきたと述べました。
He氏によれば、過去6年間でTau Scaling Lawを活用して381種類の異なるチップを設計・量産し、幅広い産業に供給してきた実績があり、これが同手法の実装可能性を裏付けるものだと明らかにしました。
また同氏は、2026年秋にLogicFoldingアーキテクチャを完全統合した新型Kirinチップを投入する予定であることを示し、将来展望としてTau Scaling Lawに基づくハイエンド設計が2031年までに1.4ナノメートル相当のトランジスタ密度を達成すると予測していると述べました。
最後にHe氏は「開放性と協力が半導体産業の継続的な進歩を促進する鍵である」と訴え、世界中の研究者や技術者、業界パートナーにTau Scaling Lawの下での協力を呼びかける一方で、時間軸中心の設計指針が広く採用されれば半導体と電子機器の進化の方向性に新たな影響を及ぼす可能性があることを示唆しました。
